liên kết website
Lượt truy cập
 Lượt truy cập :  17,529,059
  • Kết quả thực hiện nhiệm vụ

102.01-2018.312

2021-53-1561/KQNC

Thuật toán và kiến trúc chống lỗi đáp ứng với điểm nhiệt độ cho mạng trên chip 3D sử dụng TSV

Trường Đại học Công Nghệ, Đại học Quốc Gia Hà Nội

Đại học Quốc gia Hà Nội

Quốc gia

TS. Đặng Nam Khánh

PGS. TS. Trần Xuân Tú, TS. Nguyễn Kiêm Hùng, TS. Bùi Duy Hiếu, GS. TS. Abderazek Ben Abdallah, ThS. Đinh Văn Nam, ThS. Nguyễn Duy Anh, ThS. Mai Đức Thọ

Khoa học máy tính

01/04/2019

01/04/2021

2021

Hà Nội

10 tr. + Phụ lục

Phát triển một nền tảng 3D-NoC sử dụng TSV ở ngôn ngữ bậc cao (C/C++/SystemC) và/hoặc ngôn ngữ mô tả phần cứng (Verilog/VHDL). Tô-pô lưới 3D có thể được sử dụng, với TSV đóng vai trò là dây kết nối giữa các lớp. Các đánh giá về hiệu năng (băng thông, độ trễ), chi phí không gian thực thi, năng lượng tiêu thụ và độ tin cậy cũng phải được sử dụng. Phát triển thuật toán và kiến trúc sửa lỗi cho 3D-NoC tập trung vào lỗi tại TSV. Phương pháp được áp dụng cho sửa lỗi ngẫu nhiên là dựa trên một tập các mã sửa lỗi dựa trên kiểm tra chẵn-lẻ. Thêm vào đó, chúng tôi cũng sẽ sử dụng cả TSV dư thừa để sửa lỗi. Sau đó, kết hợp với phương pháp sửa lỗi theo cụm tại cùng với việc phát triển thuật toán đáp ứng, chúng tôi sẽ hoàn thiện phương thức sửa lỗi cho cả lỗi ngẫu nhiên và lồi theo cụm. Phát triển thuật toán giảm thiểu ảnh hưởng của hiện tượng điểm nhiệt độ cao cho 3D-NoC. Nhiệt độ cao được dự đoán dựa trên lưu lượng và khối lượng tính toán của nút tính toán gần kề. Sau khi đề xuất các thuật toán và kiến trúc, chúng tôi thực thi trên ngôn ngữ bậc cao, mô tả với ngôn ngữ mô tả phần cứng và tổng hợp với công nghệ CMOS 45 nm. Trong khi mô hình ngôn ngữ bậc cao có thể chỉ ra được hiệu năng, kết quả tổng hợp phần cứng chỉ ra chi tiết về chi phí không gian thực thi, công suất tiêu thụ cũng như tốc độ hoạt động.

24 Lý Thường Kiệt, Hà Nội

19822